1. Trang chủ >
  2. Kỹ thuật >
  3. Điện - Điện tử - Viễn thông >

Cấu trúc này được tích hợp trên một chip và đưa ra 132 chân, các chân đưa ra được sắp xếp theo từng khối , từng nhóm chức năng riêng biệt.

Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (804.98 KB, 70 trang )


Nghiên cứu phần cứng DSP56002 - Ứng dụng thiết kế bộ lọc số - Lọc số thông một dải



PORT A là cổng cho phép ta có thể dễ dàng mở rộng bộ nhớ (giao diện với bộ nhớ),

PORT A bao gồm 50 chân được chia làm 3 nhóm, mỗi nhóm ứng với một chức

năng khác nhau đó là:

• Nhóm chân cho BUS dữ liệu D0 đến D23.

• Nhóm chân cho BUS địa chỉ A0 đến A15 .

• Nhóm chân cho BUS điều khiển.

Cả 50 chân đều ở trạng thái cao trở khi khởi động.

• Khối BUS địa chỉ: Gồm 16 chân A0 đến A15, đây là các đầu ra 3 trạng thái, nó

sẽ không thay đổi khi bộ nhớ chương trình ngoài chưa được truy nhập. Nhóm

chân này cho phép ta truy nhập đến 64K byte vùng nhớ của bộ nhớ ngoài Xmemory , Y-memory và P-memory.

• Khối BUS dữ liệu D0 đến D23, là các chân 3 trạng thái, 2 chiều. Nhóm chân này

cho phép truyền dữ liệu giữa các bộ nhớ ngoài và các khối xử lý bên trong.

• /PS; /DS; X//Y: Cả 3 chân này đều là đầu ra, chóng quy định xem bộ xử lý có

làm việc với bộ nhớ ngoài hay không, nếu có thì bộ nhớ nào được lựa chọn.

Việc chọn bộ nhớ ngoài được mô tả như bảng dưới đây:

/PS

1

1

1

0



II.



/DS

1

0

0

1



X//Y

1

1

0

1



Bộ nhớ ngoài được chọn

Không chọn

Chọn bé nhớ X

Chọn bé nhớ Y

Chọn bé nhớ chương trình ngoài



• Bus điều khiển : gồm 7 chân.

- /RD là một đầu ra cho phép bộ vi điều khiển đọc dữ liệu từ bộ nhớ ngoài

lên BUS dữ liệu.

- /WR cũng là một đầu ra dùng cho chức năng viết.

- /BN (BUS needed) là một đầu ra, hoạt động ở mức thấp mỗi khi DSP yêu

cầu bộ nhớ ngoài .

- /BR (BUS Request) là một đầu vào hoạt động ở mức thấp mỗi khi có sự

trao đổi dữ liệu giữa DSP56002 với thiết bị ngoài.

- /BG (BUS Grant) là một đầu ra.

- /BS (BUS strobe) là một đầu ra hoạt động ở mức thấp mỗi khi DSP có yều

cầu giao diện với thiết bị ngoại vi. Chân này thường được sử dụng cùng

chân /WT để tạo nên trạng thái đợi cho BUS dữ liệu khi không xử lý kịp.

- /BW (BUS wait) tạo trạng thái đợi cho BUS dữ liệu khi DSP không xử lý

kịp.

Giao diện PORT A:

DSP56002 có thể truy nhập tới một hay nhiều bộ nhớ : X-memory , Y-memory và

P-memory, nếu chỉ truy nhập đến các bộ nhớ trong thông qua các BUS dữ liệu và

SV : Nguyễn Xuân Thành - Đo lường Tin Học Công Nghiệp 1 - K42 - ĐHBK Hà Nội



3



Nghiên cứu phần cứng DSP56002 - Ứng dụng thiết kế bộ lọc số - Lọc số thông một dải



BUS địa chỉ trong thì việc truy nhập đó chỉ thực hiện trong mét chu kỳ lệnh, ngoài

ra DSP56002 còn có thể truy nhập tới cácbộ nhớ bên ngoài thông qua PORT A,

nhưng việc truy nhập bộ nhớ ngoài thông qua PORT A sẽ phải thực hiện trong hai

chu kỳ lệnh.

Khi sử dụng PORT A để mở rộng bộ nhớ thì ta phải chia ra làm ba nhóm chính:

Nhóm BUS dữ liệu 24 bits, nhóm BUS địa chỉ 16 bits và nhóm BUS điều khiển

gồm các chân điều khiển vào ra.

Khi làm việc với bộ nhớ ngoài thì chân /PS của DSP56002 sẽ được nối tới chân /CS

của bộ nhớ ngoài như hình 2:



Hình 2: Kết nối DSP56002 với bộ nhớ ngoài thông qua PORT A.

Còn các bộ nhớ trong gồm X-memory, Y-memory và P-memory sẽ được chọn nhờ

các chân /RD, /WR, X//Y và /DS (Hình 3):

Cụ thể nó được xác định như sau:

/PS

/DS

/X//Y

Bộ nhớ được lựa chọn

1

1

1

Không hoạt động

1

0

1

X-memory

1

0

0

Y-memory

0

1

1

P-memory

0

1

0

Không định nghĩa

SV : Nguyễn Xuân Thành - Đo lường Tin Học Công Nghiệp 1 - K42 - ĐHBK Hà Nội



4



Nghiên cứu phần cứng DSP56002 - Ứng dụng thiết kế bộ lọc số - Lọc số thông một dải



0

1



III.



IV.



0

1



X

0



Không định nghĩa

Không định nghĩa



Hình 3: Sơ đồ lựa chọn các bộ nhớ bên trong.

Thanh ghi điều khiển BUS (BCR):

Thanh ghi điều khiển BUS (BCR) xác định thời gian hoạt động của BUS bằng cách

điều khiển thời gian của tín hiệu trên các chân /RD, /WR và trên các chân đưa dữ

liệu ra. Thanh ghi này có địa chỉ thuộc ô nhớ $FFFE.

BCR là một thanh ghi 16 bit, mỗi bộ nhớ được trỏ bởi 4 bit (hình 4), các thiết bị

ngoại vi khi được truy nhập nó sẽ có vùng nhớ từ $FFC0 đến $FFFF. Ta có thể lập

trình để chẽn vào 15 trạng thái đợi cho mỗi qua trình truy nhập bộ nhí.

BUS strobe và trễ ở các chân:

Quá trình hoạt động trên cổng A (khi truyền đồng bộ) có thể chèn thêm vào các

trạng thái trễ để có thể xử lý tín hiệu kịp thời (Nhằm không bị mất dữ liệu khi bé vi

xử lý không xử lý kịp) bằng cách sử dụng hai chân /BS và /WT.

SV : Nguyễn Xuân Thành - Đo lường Tin Học Công Nghiệp 1 - K42 - ĐHBK Hà Nội



5



Nghiên cứu phần cứng DSP56002 - Ứng dụng thiết kế bộ lọc số - Lọc số thông một dải



Khi đó ta có thể dùng thêm một BUS gọi là “BUS trọng tài” để “phân xử” công

bằng đối với các sự truy nhập lên BUS. “BUS trọng tài” sẽ quyết định BUS nào hay

thiết bị ngoại vi nào được truy nhập trong một thời điểm nhất định.

Trong quá trình “phân xử” đó “BUS trọng tài” phải xử dụng đến các chân /BN,

/BR, /BG, /BS, và chân /WT.

Qua sự phân tích trên ta thấy : Cổng A là một cổng vô cùng quan trọng trong việc

xử lý, điều khiển và đặc biệt là cực kỳ cần thiết cho việc mở rộng bộ nhớ cho bộ xử



lý tín hiệu số DSP56002 . Mọi hoạt động của MCU, mọi sự kết hợp với bộ nhớ

ngoài cũng như việc kết hợp với thiết bị ngoài đều phải thông qua cổng A để

thu/phát và điều khiển .

SV : Nguyễn Xuân Thành - Đo lường Tin Học Công Nghiệp 1 - K42 - ĐHBK Hà Nội



6



Nghiên cứu phần cứng DSP56002 - Ứng dụng thiết kế bộ lọc số - Lọc số thông một dải



Hình 4: Mô tả thanh ghi BCR và các vùng nhớ.



Chương 3: PORT B

PORT B là một cổng vào ra hai chiều, nó được sử dụng như là 15 chân vào ra vạn

năng (GPIO: general-purpose I/O). Tuỳ theo cấu hình nó sẽ là vào hay ra và được

sử dụng để điều khiển thiết bị . PORT B có 8 bits hai chièu ở giao diện chủ HI

(Host interface) nơi cho phép ta kết nối DSP56002 với các DSP hoặc các bộ vi điều

khiển hay vi xử lý khác.

Cấu trúc của nó là phần đậm ở sơ đồ hình 5



Hình 5: Giao diện PORT B.

I.



Vào ra vạn năng (GPIO):

SV : Nguyễn Xuân Thành - Đo lường Tin Học Công Nghiệp 1 - K42 - ĐHBK Hà Nội



7



Nghiên cứu phần cứng DSP56002 - Ứng dụng thiết kế bộ lọc số - Lọc số thông một dải



Khi PORT B là một cổng vào ra vạn năng thì nó hoạt động với 3 thanh ghi gồm :

thanh ghi điều khiển PORT B (PBC),thanh ghi định chiều dữ liệu PORT B

(PBDDR) và thanh ghi dữ liệu PORT B (PBC) (Hình 6).

Thanh ghi PBC đặt tại X:$FFE0.

Thanh ghi PBDDR đặt tại X:$FFE2.

Thanh ghi PBD đặt tại X:$FFE4.

Khi Reset thì PBC và PBDDR đều bị xoá, mà khi thanh ghi định chiều dữ liệu bị

xoá thì cả 15 chân của PORT B mặc định là các lối vào.



Hình 6: Các thanh ghi điều khiển PORT B.

Việc lựa chọn PORT B hoạt động ở chế độ GPIO hay HI là do thanh ghi điều khiển

PORT B (PBC) quy định (Hình 6). Còn việc xác định xem PORT B là cổng vào

hay ra thì được xác định bởi thanh ghi PBDDR (Hình 6). PORT B sẽ là các đầu vào

nếu các bits của thanh ghi PBDDR được xoá về 0, ngược lại nó sẽ là các đầu ra khi

các bits của thanh ghi PBDDR được đặt là 1.

SV : Nguyễn Xuân Thành - Đo lường Tin Học Công Nghiệp 1 - K42 - ĐHBK Hà Nội



8



Nghiên cứu phần cứng DSP56002 - Ứng dụng thiết kế bộ lọc số - Lọc số thông một dải



1.



2.



II.



Lập trình trong chế độ GPIO:

Để truyền dữ liệu giữa PORT B và các thanh ghi hay các vùng nhớ ta dùng lệnh

MOVE và MOVEP.

Ta có thể dùng lênh MOVE để đưa số liệu vào các ô nhớ là địa chỉ của các thanh

ghi điều khiển PORT B để thiết lập chế độ cho PORT B là vào hay ra, là GPIO hay

HI. Sau đó dùng lệnh MOVEP để di chuyển dữ liệu cổng với các thanh ghi hay với

các vùng nhớ. Chẳng hạn ta muốn thiết lập cho PORT B hoạt động trong chế độ

GPIO với các chân PB0 đến PB7 là các đầu vào, các chân PB8 đến PB14 là các đầu

ra thì ta phải thực hiênh như sau:

MOVE

#$0,X:$FFE0

MOVE

#$7F00,X:$FFE2

Câu lệnh thứ nhất thực hiện xoá các bits BC1 và BC0 trong thanh ghi PBC để thiết

lập PORT B hoạt động trong chế độ GPIO.

Câu lệnh thứ hai ghi vào thanh ghi PBDDR con sè 7F00 để chọn PB0 đến PB7 là

các đầu vào, còn PB8 đến PB14 là các đầu ra.

Timming:

Khi dữ liệu được viết tới PORT B đồng thời tới bộ xử lý trung tâm CPU thì nó phải

mất thời gian là một chu kỳ lệnh. Chẳng hạn lệnh:

MOVE

DATA15,X:PORT B

DATA24,Y:EXTERN

Lệnh thứ nhất viết 15 bits dữ liệu tới thanh ghi PORT B, nhưng các đầu ra là không

thay đổi trừ khi chu kỳ lệnh được thực hiện.

Lệnh thứ hai viết 24 bits dữ liệu tới bộ nhớ ngoài Y-memory, nó làm xuất hiện ở

PORT A trong xung nhịp T2 và T3 của chu kỳ lệnh.

Chế độ HI (Host interface):

Chế độ HI có các đặc điểm sau:

• Cổng song song cái mà được kết nối trực tiếp với BUS dữ liệu của bộ vi xử lý

hay bé DSP khác.

• Có hai nhóm thanh ghi : mét cho bộ xử lý chủ và một cho CPU của DSP.

• CPU của DSP nhìn giao diện chủ như một ngoại vi chiếm dữ 3 từ (24 bits) trong

không gian của bộ nhớ.

• Các thanh ghi truyền và nhận số liệu được đệm kép để cho phép DSP và bộ xử

lý chủ truyền số liệu một cách có hiệu quả với tốc độ cao.

• Tốc độ đạt được là 3,3 triệu byte/s ở tần số làm việc 40 (MHz).

• Có 15 chân:

♦ H0 đến H7: BUS dữ liệu chủ.

♦ HA0 đến HA2: Chọn địa chỉ chủ.

♦ HR//W : Điều khiển đọc viết.

♦ /HEN: Host cho phép truyền.

♦ /HRED: Host yêu cầu.

♦ /HACK: Chân báo nhận.

SV : Nguyễn Xuân Thành - Đo lường Tin Học Công Nghiệp 1 - K42 - ĐHBK Hà Nội



9



Nghiên cứu phần cứng DSP56002 - Ứng dụng thiết kế bộ lọc số - Lọc số thông một dải



• Giao diện giữa DSP và Host: Được thể hiện trên sơ đồ hình 8.

Việc truyền dữ liệu trong chế độ HI được thực hiện là 8 bits, 16 bits hoặc 24 bits, có

các kiểu truyền sau:

♦ Truyền dữ liệu từ DSP tới Host.

♦ Truyền dữ liệu từ Host tới DSP.

♦ Truyền dữ liệu từ Host của DSP này tới Host của DSP khác.

Sơ đồ hình 7 cũng mô tả các thanh ghi trong chế độ HI. Bên trái của sơ đồ là các

thanh ghi chạy dọc xuống, còn bên phải là giao diện trong chế độ này.

1.



Giao diện Host với CPU của DSP:

DSP CPU nhìn HI như một vùng nhớ ánh xạ ngoài chiếm 24 bits trongvùng nhớ dữ

liệu.



SV : Nguyễn Xuân Thành - Đo lường Tin Học Công Nghiệp 1 - K42 - ĐHBK Hà Nội



10



Nghiên cứu phần cứng DSP56002 - Ứng dụng thiết kế bộ lọc số - Lọc số thông một dải



Việc truyền và nhận dữ liệu thông qua bộ đệm hai chiều cho phép DSP và Host

truyền dữ liệu với tốc độ và hiệu quả cao. Lệnh MOVEP cho phép truyền dữ liệu từ

Host tới bộ nhớ và từ bộ nhớ tới Host mà không cần thông qua các thanh ghi trung

gian. Khi Reset bằng cả phần mềm lẫn phần cứng thì chế độ HI đều bị bá qua mà

thay vào đó PORT B sẽ làm việc trong chế độ vào ra vạn năng GPIO và các chân



mặc định là các đầu vào.

Hình 7: Sơ đồ giao diện HI.

2.

Chế độ chương trình: HI có 2 chế độ lập trình: 1 là lập trình cho DSP và một là

lập trình cho chế độ HI. Khi lập trình ta cần chú ý đến 3 thanh ghi: Thanh ghi điều

khiển HCR, thanh ghi trạng thái HSR và thanh ghi truyền/nhận dữ liệu HTX/HRX.

Sau đây ta sẽ xét lần lượt từng thanh ghi:

a. Thanh ghi điều khiển HCR:

SV : Nguyễn Xuân Thành - Đo lường Tin Học Công Nghiệp 1 - K42 - ĐHBK Hà Nội



11



Nghiên cứu phần cứng DSP56002 - Ứng dụng thiết kế bộ lọc số - Lọc số thông một dải



Đây là thanh ghi 8 bits điều khiển việc đọc ghi, các bits của nó được mô tả như sau:

0

0

0

HF3

HF2

HCIE

HTIE

HRIE

Reset: 0

0

0

0

0

0

0

0

Thanh ghi này ở địa chỉ X:$FFE8. Khi Reset các bits đều bị xóa về 0.

Bit 0 (HRIE): Đây là bit được sử dụng để cho phép ngắt DSP khi bit HRDE ở

thanh ghi trạng thái HSR được đặt là 1.

Khi xóa bit này thì các ngắt trong khi thu được bỏ qua.

Bit 1 (HTIE): Đây là bit được sử dụng để cho phép ngắt DSP khi bit HTDE ở

thanh ghi trạng thái HSR được đặt là 1.

Khi xóa bit này thì các ngắt trong lúc truyền được bỏ qua.

Bit 2 (HCIE): Bit này cho phép ngắt DSP khi bit HCP trên HSR được đặt là 1.

Xoá bit này đồng nghĩa với việc bỏ qua các ngắt.

Bit 3 và Bit 4 (HF2 và HF3): Là các bit cờ.

b. Thanh ghi trạng thái HSR:

Thanh ghi này là một thanh ghi 8 bit chỉ đọc.

Các bits của nó được mô tả như sau:

DMA 0

0

HF1

HF0

HCP

HTDE HRDE

Reset:

0

0

0

0

0

0

0

0

Thanh ghi này nằm ở ô nhớ có địa chỉ X:$FFE9. Khi Reset các bit cũng bị xoá về 0.

Bit 0 (HRDF): Bit này cho ta biết vùng chứa dữ liệu khi truyền nhận.

Nó sẽ được đặt là 1 khi dữ liệu được truyền từ nhóm thanh ghi

TXH:TXM:TXL tới thanh ghi HRX.

Nó bị xoá khi DSP đọc dữ liệu ở HRX.

Bit 1 (HTDE): Bit này chỉ ra rằng thanh ghi truyền dữ liệu HTX là rỗng và DSP có

thể viết nên.

Bit này được dặt là 1 khi thanh ghi HTX nhận được dữ liệu truyền từ nhóm

thanh ghi RXH:RXM:RXL.

Bit này bị xoá khi HTX được viết lên bởi DSP.

Bit 2 (HCP): Bit này cho biết trạng thái bit HC trong thanh ghi CVR (Command

vector register).

Bit 3 và bit 4 (HF0 và HF1): Chỉ ra trạng thái của cờ 0 và 1 trong ICR.

Bit 7 (DMA): Bit này là bit cho phép hay không cho phép Host truy nhập trực tiếp

lên bộ nhớ.

1: Cho phép.

0: Bá qua.

c. Thanh ghi truyền dữ liệu HRX:

Thanh ghi này được sử dụng cho việc truyền dữ liệu từ Host tới DSP. Đây là một

thanh ghi 24 bits và chỉ được đọc bởi DSP CPU. Nó được nạp dữ liệu từ nhóm

thanh ghi TXH:TXM:TXL khi bit TXDE trên thanh ghi trạng thái ngắt ISR và bit

HRDF trên thanh ghi trạng thái HSR là 0. Khi việc truyền dữ liệu được thực hiện



SV : Nguyễn Xuân Thành - Đo lường Tin Học Công Nghiệp 1 - K42 - ĐHBK Hà Nội



12



Nghiên cứu phần cứng DSP56002 - Ứng dụng thiết kế bộ lọc số - Lọc số thông một dải



thì cả hai bit này được đặt là 1. Đọc thanh ghi HRX sẽ xoá bit HTDF. Việc Reset

không làm ảnh hưởng đến thanh ghi này.

d. Thanh ghi nhận dữ liệu HTX:

Thanh ghi này được sử dụng cho việc truyền dữ liệu từ DSP tới Host. Đây là một

thanh ghi 24 bits và chỉ được viết bởi DSP CPU. Viết lên HTX sẽ xoá bit HDRE

của thanh ghi trạng thái HSR. Thanh ghi này được truyền dữ liệu tới từ nhóm thanh

ghi (RXH:RXM:RXL) nếu cả hai bits HTDE của thanh ghi HSR và RXDF của

thanh ghi ISR đều là 0. Việc Reset không làm ảnh hưởng đến thanh ghi này.

Ngoài các thanh ghi trên ta còn một số thanh ghi cũng cần phải chú ý như sau:

• Thanh ghi điều khiển ngắt (ICR):

Đây là một thanh ghi 8 bits đọc viết để điều khiển việc ngắt và điều khiển các cờ

trong chế độ HI, khi Reset các bit bị xoá hết về 0. Các bits của nó được mô tả

như sau:

INIT

HM1 HM0

HF1

HF0

0

TREQ RREQ

Reset: 0

0

0

0

0

0

0

0

Hai bit 0 và 1 (TREQ và RREQ) là hai bit để điều khiển chân /HREQ trong hai

chế độ ngắt và DMA.



Hai bits 3 và 4 (HF0 và HF1) là hai bits cờ trạng thái khi truyền thông tin từ

Host tới DSP.

Hai bit 5 và 6 (HM0 và HM1) là hai bits để chọn chế độ. Hai bits này thiết lập

4 chế độ như sau:

HM1 HM0

Chế độ

0

0

Chế độ ngắt

0

1

Chế độ DMA 24 bits

SV : Nguyễn Xuân Thành - Đo lường Tin Học Công Nghiệp 1 - K42 - ĐHBK Hà Nội



13



Xem Thêm
Tải bản đầy đủ (.pdf) (70 trang)

×