1. Trang chủ >
  2. Kỹ thuật >
  3. Điện - Điện tử - Viễn thông >

Bé biÕn ®æi t­¬ng t­-sè ®a b­íc(Multistept Analog-To-Digital Convertors).

Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (223.17 KB, 28 trang )


Tính toán mạch điện tử



Cao học 2001



Giá phải trả là sự cộng thêm của mạch giữ và lấy mẫu của ADC. Mạch giữ

và lấy mẫu cần có để thu thập lấy mẫu đầu vào và giữ nó không thay đổi qua thao

tác tuần tự của hai bộ biến đổi song song và DAC. DAC phải thật chính xác đối với

độ phân giải đầu ra mong muốn của bộ biến đổi (12 bít nh trong ví dụ trên).

4.2 Bộ biến đổi tơng tự-số nhanh (Ripple-through Analog to Digital

Converters).

Cấu trúc hai bớc tạo ra sự giảm quan trọng số bộ so sánh so với cấu trúc song

song. Dù thế nào, 128 bộ so sánh vẫn đợc yêu cầu trong ví dụ 12 bít hình (10). Hơn

nữa sự giảm có thể thực hiện đợc đợc bằng cách sử dụng nhiều tầng hơn nữa trong

quá trình biến đổi, với vài bít trong mỗi tầng và tơng đơng với khuếch đại thấp hơn

trong bộ khuếch đại phần còn lại (residue amplifier). Một bộ biến đổi ba tầng tách

ra bốn bít trong một tầng sẽ cần 48 bộ so sánh. Bộ biến đổi loại này (với hơn hai

tầng ADC nhng chỉ với duy nhất mạch giữ và lấy mẫu) thờng đợc gọi là bộ biến đổi

nhanh. Một bít trong một cấu trúc nhanh tầng cho trong hình 11. Mỗi một tầng

gồm một bộ so sánh đơn, một bít ADC, một bộ trừ, và một bộ khuếch đại với hệ số

khuếch đại hai. Trong mỗi một tầng, một bít đợc tách ra và một phần còn lại đi tới

tầng tiếp theo. Bộ so sánh của mỗi tầng đợc lấy thời gian của sự hoạt động xuống

tới (down the converter) bộ biến đổi.

Một bít trong một cấu trúc tầng giảm tối thiểu số đếm (count) của bộ so

sánh, nhng nó yều cầu thêm nữa bộ khuếch đại và tầng DAC hơn bộ biến đổi hai bớc. Mặt khác, đây là các tầng rất đơn giản, và toàn bộ số đếm (count) thành phần

thông thờng thấp hơn trong bộ biến đổi nhanh so với bộ biến đổi hai bớc. Mặt khác,

tốc độ lấy mẫu của một bít trong bộ biến đổi tầng trở thành thấp hơn bộ biến đổi

hai bớc. Phần lớn đây là kết quả của một lợng lớn các thao tác tuần tự đợc yêu cầu.

12b dữ liệu

Tổng



ADC 6



S/H



ADC 6



X64



DAC



Vào

12 bít accurate



bít



S/H

Vào



bít



Tầng

Tầng

Tầng

Tầng

Hình 10 1 Sơ đồ khối của ADC hai bớc 12 bít. 12

:

2

3



Dữ liệu ra

Phần

còn lại

tương

tự vào



ADC

1 bít

Bộ so sánh



ADC



12



Phần

còn lại tư

ơng tự

vào



X2



Tới tầng

tiếp theo



Tính toán mạch điện tử



Cao học 2001



Hình 11: Sơ đồ khối của bộ biến đổi nhanh 12 bít, một bít trong một tầng.

4.3 Bộ biến đổi tơng tự- số đầu vào ra song song (Pinelined Analog-toDigital Converters).

Bộ biến đổi đầu vào ra song song tăng tốc độ kết hợp với bộ biến đổi đa bớc

khác đồng thời thay vì thao tác tuần tự của bộ so sánh, DAC, và bộ khuếch đại

trong mạch điện. Có thể nhận đợc bằng cách đặt xen vào mạch giữ và lấy mẫu giữa

các tầng.

Hình 12 là một sơ đồ khối cho một bít trong một bộ biến đổi tầng. Nó tơng

tự với cấu trúc của hình 11, với sự tạo thêm mạch giữ và lấy mẫu. Mỗi một mạch

giữ và lấy mẫu giữ phần còn lại từ tầng trớc. Tại mỗi chu kỳ đồng hồ, một lấy mẫu

mới của đầu vào đợc thực hiện, và phần còn lại đợc khuếch đại tiến tới một tầng

xuốngdây truyền (pipeline).



Vào



Tầng

1



Tầng

2



Tầng

12



Tầng

3



Dữ liệu ra



Phần

còn lại

tương

tự vào



DAC



ADC

1 bít



DAC



Phần

còn lại tư

ơng tự

vào



X2



Tới tầng

tiếp theo



Hình 12 : sơ đồ khối cho một bít trong một bộ biến đổi tầng.



5. Bộ biến đổi đếm(Conting Converter).

Một trong những phơng pháp đơn giản nhất để tạo ra điện áp so sánh là dùng

bộ biến đổi số-tơng tự. Một DAC n bit có thể đợc dùng để tạo ra bất kỳ một trong

13



Tính toán mạch điện tử



Cao học 2001



những đầu ra rời rạc 2n bằng cách dùng từ số thích hợp đầu vào. Cách trực tiếp để

xác định điện áp vào không biết trớc(unknown) vx là phải so sánh nó với từng đầu

ra của DAC một cách tuàn tự. Sự kết nối đầu vào số của DAC tới một bộ đếm nhị

phân n bit cho phép sự so sánh với đầu vào không biết trớc một cách từ từ, đợc cho

ở hình (13).

Bộ biến đổi A/D bắt đầu hoạt động khi xung làm cho flip-flop và bộ đếm đặt

tới điểm zero. Mỗi xung đồng hồ liền tiếp làm tăng bộ đếm, đầu ra DAC giống nh

cầu tháng trong thời gian biến đổi. Khi đầu ra của ADC vợt quá đầu vào không biết

trớc, đầu ra của bộ so sánh thay đổi trạng thái, kích flip-flop, và ngăn không cho

các xung đồng hồ thêm nữa tới bộ đếm. Sự thay đổi trạng thái của đầu ra bộ so

sánh chỉ ra rằng quá trình biến đổi kết thúc. Tại thời điểm đó, nội dùng của bộ đếm

nhị phân phản ánh giá trị đợc biến đổi của tín hiệu vào.

Phải chú ý tới vài đặc điểm của bộ biến đổi. Thứ nhất, độ dài của chu trình

biến đổi thay đổi và tỷ lệ với điện áp đầu vào không biết trớc vx. Thời gian biến đổi

max TT tồn tại cho tín hiệu vào toàn bộ thang đo (full-scale) và tơng ứng với chu kỳ

đồng hồ 2n hoặc:

TT



2n

= 2 n TC

fc



(7 )



Trong đó fc=1/Tc là tần số đồng hồ. Thứ hai, giá trị nhị phân trong bộ đếm

đại diện cho điện áp nhỏ nhất của DAC mà nó lớn hơn đầu vào không biết trớc,

không cần thiết giá trị này phải là đầu ra của DAC mà gần nhất với đầu vào không

biết trớc, yêu cầu từ trớc. Cũng nh vậy, ví dụ trong hình 13(b) cho trờng hợp đầu

vào không thay đổi trong thời gian chu kỳ của sự biến đổi. Nếu đầu vào thay đổi,

đầu ra nhị phân sẽ là sự đại diện chính xác của giá trị tín hiệu đầu vào tại hằng số

mà bộ so sánh không thay đổi trạng thái.

Ưu điểm của bộ biến đổi ADC đếm là nó yêu cầu số lợng phân cứng tối

thiểu và không quá đặt để vận hành. Nhợc điểm lớn là liên quan tới tốc độ biến đổi

thấp đối với tốc độ của bộ biến đổi D/A cho trớc. Một bộ biến đổi n bit yêu cầu chu

kỳ đồng hồ 2n cho sự biến đổi dài nhất của nó.

+

vx

-



+

vDAC



DAC

n bit



v



vDAC



Flip - flop



v



Mã ra

ADC

vDAC



Biến đổi

két thúc



Bộ đếm

n bit



t



(a)



Kết thúc

Clock

biến đổi



T



2T



Bắt đầu biến đổi



3T



4T



5T



14



6T



7T



t



8T

t



Reset



Tính toán mạch điện tử



Cao học 2001



(b)

Hình 13: (a) Sơ đồ khối của bộ biến đổi đếm.

(b) Sơ đồ khối định thời(timing).



6. Bộ biến đổi ADC xấp xỉ liên tiếp(Successive Approximation

ADC).

Khác với loại bậc thang, loại này chỉ biến đổi và so sánh n nhịp lối vào ADC.

Do vậy, thời gian biến đổi là cố định không phụ thuộc vào độ lớn của tín hiệu cần

biến đổi. Sơ đồ khối mô tả cấu trúc ADC xấp xỉ liên tiếp đợc trình bày trên hinh

(14a).

Chu trình biến đổi bắt đầu với xung Start qua bộ điều khiển logic (logic

programmer) đặt hai thanh ghi lu trữ (Shift register và store register) có giá trị tới

nửa thang(100..00) ở nhịp mới. Tức là nó đặt cho bit nhiều ý nghĩa nhất MSB của

các thanh ghi bằng 1, các bit còn lại bằng 0, làm cho lối ra của DAC V O=1/2FS.

Tuỳ thuộc vào trạng thái của bộ so sánh COMP, tức là tuỳ thuộc vào tơng quan

n-bit digital output

giữa hai thế VO và VI.

Bộ điều khiển logic sẽ điều khiển nh sau: nếu VO
trị 1 đó đợc giữ lại và nếu VO>VI giá trị đó đợc xoá về 0, đồng thời thanh ghi dịch

n-bit

sẽ dịch số 1 tới bit tiếp theo bit MSB.

DAC

Mã số đợc DAC biến đổi tơng ứng thành thế VO và lại đợc so sánh trong nhịp

thứ hai này. Quá trình cứ tiếp diễn với từng bit nh vậy cho tới bit ít ý nghĩa nhất

Vo

LSB đợc đa lên 1. Sau n xung nhịp, một xung EOC(end of convert) đợc phát ra báo

n thanh ghi lu trữ (hay ở

rằng một quáBộ so sánh đổi đã xong. Lúc này mã số ở lối ra bit

trình biến

Storage

lối vào của bộ DAC) chính là tơng ứng với thế cần biến đổi. Register

VI

Vin



+



Logic Programmer



Clock15



n-bit

Shift Register



Tính toán mạch điện tử



Cao học 2001



(a)

Hình (14b) cho dãy mã đối với DAC 3 bit và dãy sau đay cho bộ biến đổi

xấp xỉ liên tiếp trong hình. Tại thời điểm bắt đầu của sự biến đổi, đầu vào DAC đợc

đặt tại trạng thái 100. Tại thời điểm kết thúc chu kỳ đồng hồ thứ nhất, thấy rằng

điện áp DAC nhỏ hơn vx, do đó mã DAC tiến tới trạng thái 110. Tại thời điểm kết

thúc chu kỳ đồng hồ thứ hai, điện áp DAC vẫn rất nhỏ, và mã DAC tiến tới 111.

Sau chu kỳ đồng hồ thứ ba, điện áp DAC rất lớn, do đó mã DAC bị giảm để nhận

giá trị đợc biến đổi cuối cùng là 110.



111



100



110



100



Mã cuối

cùng



101

101



100



100



011

011



010



010

001

001

(b)



T



2T



000

3T



Hinh 14: (a)Sơ đồ khối của ADC xấp xỉ liên tiếp.

(b) Các chuỗi mã của ADC xấp xỉ liên tiếp 3 bít.

16



t



Tính toán mạch điện tử



Cao học 2001



Tốc độ biến đổi nhanh có thể thực hiện đợc đối với ADC xấp xỉ liên tiếp. Kỹ

thuật biến đổi này rất phổ biến và đợc dùng trong rất nhiều trong bộ biến đổi 8 tới

16 bit. Nhân tố cơ bản hạn chế tốc độ ADC này là thời gian đợc yêu cầu cho đầu ra

bộ biến đổi D/A để ổn định giữa phân số một LSB của V FS và thời gian đợc yêu cầu

cho bộ so sánh để tơng ứng với tín hiệu vào mà có thể khác nhau bởi một lợng rất

nhỏ....



7. ADC kiểu bậc thang (kiểu servo).

Trên hình 15 giới thiệu sơ đồ khối của bộ ADC kiểu bậc thang. Nguyên tắc

của nó nh sau:

Chu trình biến đổi bắt đầu khi xung start xoá bộ đếm nhị phân n bit(n bit

counter). Vì rằng VO
xung Clock vào bộ đếm. Số đếm tăng dẫn cho tới khi V O bắt đầu vợt quá VI, lối ra

của COMP sẽ trở về 0 và khoá cổng AND lại.

Mã số lối ra bộ đếm lúc này tơng ứng với độ lớn thế Analog cần biến đổi.

Nếu đo dạng sóng VO trong một chu kỳ biến đổi, ta sẽ thấy một sóng hình bậc

thang.

ADC loại này có kết cấu đơn giản nhng có nhợc điểm là thời gian biến đổi

phụ thuộc vào độ lớn thế cần biến đổi.

Đầu ra n bit số



DAC

VO



Bộ so sánh

-



VR



n-bit counter



+

Đồng hồ

start(Reset)



Đầu kiểu bậc

Hình 15: Sơ đồ khối bộ biến đổi ADCra n bit số thang.



8. ADC bám sát (tracking). DAC

n bit

Nếu giá V VI chỉ biến đổi quanh một gía trị nào đó thì loại ADC này tỏ ra

trị

O

tiện lợi hơn. Nguyên tắc của nó là dùng bộ đếm lênUp/down

n-bit xuống(up - down counter).

Bộ so sánh

counter

Mạch đợc thiết kế sao cho nếu VO
- V O>VI (thế lối ra của bộ so sánh bằng 0) thì bộ đếm sẽ ở

ở trạng thái đếm lên, nếu

U/D

VR

+

17

Vin

Đồng hồ



Tính toán mạch điện tử



Cao học 2001



trạng thái đếm xuống. Nh vậy thế lối ra của DAC luôn có xu hớng bám sát thế

vào cần biến đổi.



Hình 16: Sơ đồ khối ADC bám sát.



9. Sai số tĩnh và kỹ thuật kiểm tra.

9.1. Sai số bù, sai số tăng ích và sai số tuyến tính.

Sai số bù và tăng ích trong ADC giống nh sai số bù và tăng ích trong bộ

khuếch đại.

Nếu một ADC có sai số bù thì sẽ có một dịch chuyển hệ thống trong giá trị

của điện áp ngỡng T(k) từ giá trị bình thờng. Có khả năng xác định đợc sai số bù từ

phép đo điện áp ngỡng đơn tại điểm giữa của khoảng chuyển đổi. Nhng nếu phép

đo này có sai số tăng ích và sai số phi tuyến, thì thờng xác định sai số bù. Một phơng pháp đo rất hay dùng là phơng pháp bình phơng nhỏ nhất để đặt giá trị ngỡng

T(k) tới giá trị T(k) lý tởng. giá trị bù cần thiết để có đợc sự thích hợp tốt nhất của

giá trị thực tế với gía trị lý tởng là giá trị bù của sự chuyển đổi.

Cũng nh vậy, sai số tăng ích là một khoảng của điện áp ngỡng cao hơn hoặc

thấp hơn s với giá trị tuyết đối. Một cách tơng đơng, sai số tăng ích tồn tại nếu độ

rộng thu của mã trung bình cao hơn hoặc thấp hơn so với giá trị Q bình thờng.

Thêm vào đó, sai số tăng ích có thể đạt đợc bằng cách tạo ra đờng thích hợp nhất

(trên đồ thị đặc tuyến) của giá trị T(k) với giá trị lý tởng của nó.

Sai số tuyến tính định nghĩa một cách truyền thống bằng độ phi tuyến tích

phân (INL Integral NonLinearity) và độ phí tuyến vi phân (DNL Differential

NonLinearity). Độ phi tuyến tích phân là sự sai khác của mức ngỡng T(k) so với giá

trị bình thờng của nó sau khi đã loại bỏ các sai số bù và tăng ích. Độ phi tuyến vi

phân đại diện cho sự khác nhau của độ rộng nhị phân W(k) so với giá trị Q bình thờng, tất nhiên là sau khi đã sửa sai số tăng ích.

Sai số INL và DNL thờng đợc biểu diễn bằng đơn vị bít trọng số nhỏ nhất

(LSBs-Least Significant Bits), với LSB=Q. Sai số phi tuyến tích phân biểu diễn theo

LSBs có giá trị:

18



Tính toán mạch điện tử



Cao học 2001

INL( k ) =



T ( k ) ( k 1)Q

Q



(8)



Với k=2 tới 2n-1

Trong công thức trên đã bỏ qua sai số bù và sai số tăng ích và T(1)=0.

Tơng tự, sai số phi tuyến vi phân theo LSB là:

DNL =



W (k ) Q

Q



(9)



Với k=1 tới 2n-2

Rõ ràng là INL và DNL có quan hệ với nhau. Trong thực tế, DNL là vi phân

thứ nhất của INL, nghĩa là:

DNL(k)-INL(k+1)-INL(k)



(10)



Hai thông số chất lợng của đặc tuyến ADC liên quan đến INL và ANL là mã ẩn

(missing code) và tính đơn điệu (monotonicity).

Nếu một ADC có một số mã không bao giờ xuất hiện tại đầu ra, thì bộ

chuyển đổi đó đợc gọi là mã ẩn. Điều này tơng đơng với độ rộng nhị phân W(k)=0

tại mã đó và kèm theo một sai số DNL khá lớn. Tính đơn điệu là khi đầu ra của

ADC tăng hoặc giảm tuyến tính theo tín hiệu đầu vào. Khi kiểm tra tính đơn điệu

của ADC, các ảnh hởng của nhiễu phải đợc loại bỏ.

9.2. Kỹ thuật đo.

Có nhiều kỹ thuật đợc sử dụng để đo sai số bù, tăng ích và sai số tuyến tính.

Mục đích chung của chúng là định vị chính xác giá trị T(k). Khi điều này đợc thực

hiện thì các giá trị sai số bù, sai số tăng ích và sai số tuyến tính có thể nhanh chóng

tính đợc. Co hai kỹ thuật thờng đợc dùng đó là sử dụng bộ biến đổi số tơng tự,

hay là sử dụng thiết bị gọi là vòng bám (Tracking loop) .

Trong phơng pháp thứ nhất bộ biến đổi DAC cần có độ chính xác và độ phân

giải coa hơn đáng kể so với của ADC bị đo. Để thực hiện kỹ thuật này đầu ra của

ADC sẽ đợc đa tới đầu vào của ADCvà nghi nhận cần thiết mã đầu vào ADC để

định vị giá trị điện áp ngỡng T(k). Rõ ràng là phơng pháp này cần dựa trên kết quả

thống kê các quyết định tại đầu vào của đầu ra ADC để tìm ra điều kiện chiếm hơn

50% sự nhất trí. Điều này có thể làm đợc bằng cách tốt nhất là lu trữ các số liệu của

ADC trong bộ nhớ và phân tích chúng bằng máy tính.

Một kỹ thuật khác là sử dụng vòng bám để định vị T(k). Bộ điều khiển cần

có một vòng để tìm ra giá trị T(k) bằng cách gửi mã k tới bộ so sánh giá trị số, bộ

này sẽ so sánh k với đầu ra ADC. Nếu đầu ra ADC thấp hơn, thì đầu ra của bộ tích

phân sẽ kéo biên độ tín hiệu lên, điều này làm tăng giá trị đầu vào ADC. Khi đầu ra

của ADC cao hơn thì quá trình sẽ làm ngợc lại, bộ tích phân sẽ kéo xuống.

C

+V(C K)



Vôn mét

số

ADC



R

-V(C < K)



Bộ điều

khiển



N



Bộ so

sánh đại

lượng số



dưới

sự kiểm

19

tra

Mã C tại đầu ra



Mã điều

khiển K



Tính toán mạch điện tử



Cao học 2001



Hình 17: Vòng bám đợc dùng cho đo ADC tuyến tính.

Còn phải có một số biện pháp phòng ngửa để đảom bảo sự đo dạc chính xác.

Trong phơng pháp 1, độ phân giải và độ chính xác của vôn mét phải cao hơn so với

ADC, điều này dễ thực hiện.

Hằng số thời gian tính ích phân cần chọn đủ nhỏ sao cho sờn đỉnh - đỉnh dự

kiến (thời gian chuyển đổi của ADC) đủ nhỏ so với Q.

Mỹ thuật vòng bám làm việc tốt với bộ chuyển đổi đều, với bộ chuyển đổi

này, bộ tích phân có thể bị nghẽn tại một ngỡng nào đấy khi một ngỡng khác đang

bị yêu cầu. Điều này thờng xẩy ra nh là một sai số lớn (lơn hơn 1 LSB), cho đến khi

vùng bất thờng (không đều) này qua đi.

Trong các ứng dụng phân tích phổ, độ méo của bộ chuyển đổi là chia khoá

để lựa chọn. Nếu phải lựa chọn, một bộ chuyển đổi với sai số DNL thấp sẽ tốt hơn

bộ chuyển đổi với sai số INL nhỏ do đó có méo thấp hơn nhiều với tín hiệu vào

nhỏ. Trong đặc tuyến, một bớc trong sai số INL sẽ tạo ra méo lơn theo biên độ tín

hiệu. Mặt khác một sai số INL hình cung nhẵn (smooth bow - shaped) sẽ tạo ra

méo với tín hiệu vào lớn nhất, nhng biên độ của nó sẽ giảm rất nhanh theo tín hiệu

nếu biên độ tín hiệu vào giảm. Điều này có thể khắc phục bằng một bộ suy giảm

đầu vào của máy phân tích phổ.



10. Sai số ADC động và các kỹ thuật kiểm tra.

Sai số ADC động là sai số xảy ra khi đa tín hiệu cao tần vào đầu vào tơng tự

của bộ chuyển đổi.

Các sai số động thờng thấy là méo, sai pha và những bất thờng về đáp ứng bớc (step response anomalies). Các sai số này và các kỹ thuật kiểm tra tơng ứng đợc

trình bày trong phân này. Các thành phần tạp, nhiễu và các sai số ổn định có thể

xảy ra đối với cả tín hiệu hiệu vào tĩnh và động.

10.1. Các loại sai số.

a. Méo và các thành phần tạp.

Méo ADC ( nó tạo ra các hài của tín hiệu vào) là thành phần quan

trọng đối với các máy phân tích phổ, thờng tìm thấy méo tín hiệu bằng cách kiểm

tra.

Các thành phần tạp, đợc định nghĩa nh là thành phần phỏ dẽ thấy, mà nó

không phải là hài của tín hiệu vào, cũng quan trọng đối với ứng dụng máy phân tích

phổ.

20



Tính toán mạch điện tử



Cao học 2001



Méo có thể tạo ra do độ phi tuyến tích phân và vi tích phân đặc tuyến vào /ra

của bộ chuyển đổi. Méo này xảy ra với tín hiệu vào một chiều và xoay chiều. Một

loại méo khác, méo động xảy ra đối với tín hiệu vào cao tần. Méo này là do sự giới

hạn của việc mẫu và giữ trớc bộ ADC, hoặc trong bộ ADC nếu không sử dụng lấy

mẫu và giữ. Một nguồn tạo ra méo là tụ điện có điện dung biến đổi theo điện áp

trong mạch chủ độngcủa bộ chuỷen đổi. Tại tần số cao, tụ này tạo ra meo khi đợc

điều khiển bởi một nguồn có trở kháng ra hữu hạn.

Các thành phần tạp là các đờng phổ chứ không phải là hài của tần số tín hiệu

vào. Nó xuất hiện nh là hài của tần số tín hiệu đồng hồ, hoặc là do sự giao thoa của

các nguồn gần nhau trong hệ thống. Méo ADC đợc đo bằng đơn vị dB âm theo

biên độ của tín hiệu vào. Tạp bằng đo đơn vị dB âm theo khoảng lớn nhất của ADC.

b. Nhiễu.

Nhiễu là những thứ còn lại trong phổ khi loại bỏ phần cơ bản và tất cả

các hài của tín hiệu vào. Nó bao gồm các đại lợng ngẫu nhiên và cả các thành phần

tạp. Nhiễu đợc biểu diễn bởi tỷ số tín hiệu/nhiễu(S/N):

SNR có thể đợc tính toán nhờ thuật toán biến đổi Fourier nhanh FFT:

SNR =



GiatriRMScuatinhieu

GiatriRMSnhieu



(11)



Giá trị căn bậc hai tín hiệu đợc tính toán trớc, sau đó tín hiệu và tất cả các

hài của nó đợc loại bỏ ra khỏi số kiệu ra của các FFT. Giá trị căn bậc hai của tổng

các thành phần còn lại đợc tính toán, từ đó sẽ tính đợc SNR.

Một thông số của ADC là tỷ số tín hiệu trên tổng nhiễu và méo SNDR

(Signal to Noice Distortion Ratio):

SDNR =



GiatriRMStinhieu

GiatriRMS ( nhieu + meo)



(12)



Giá trị này có thể đợc tính dẽ dàng từ kết quả của phép biến đổi FFT trong

một phép kiểm tra sóng hình sin. Tử số là giá trị tín hiệu, mẫu số là tổng của các

phần khác trong phổ. SNDR là hàm của cả biên độ và tần số của tín hiệu vào, do đó

cách biểu diễn tốt nhất là một họ của các đờng đặc tuyến.

c. Các bít hiệu lực.

Gần với SNDR là một thông số các bít hiệu lực. Cũng giống nh SNDR,

các bít hiệu lực biểu diễn méo và nhiễu của bộ chuểyn đổi trong một số đơn duy

nhất. Đây là giải pháp gồm một ADC lý tởng (không có sai số) và một nguồn nhiều

lợng tử tơng đơng với mọi sai số của ADC phải đợc kiểm tra.

Bít hiệu lực E đợc tính toán nh sau:

E = n log(can2)



SaisoRMSthucte

SaisoRMSlytuong



(13)



Trong đó:

n là độ phân giải của ADC.

Căn bậc hai của sai số thật là phần còn lại sau khi trừ đi sóng hình sin.

21



Tính toán mạch điện tử



Cao học 2001



Căn bậc hai của sai số lý tởng là nhiễu lợng tử.

d.Rung pha (Apecture Jitter).

SNR có thể là hàm của tín hiệu vào. Điều này đặc biệt đúng nếu có độ biến

đổi thời gian trong bộ điều khiển đồng hồ hoặc có mạch lấy mẫu trong ADC. Vấn

đề này thờng liên quan đến rung pha.

Rung pha là điều không logic đối với tín hiệu vào tần số thấp, nhng nó có thể

chuyển thành nhiễu có biên độ lớn, khi đầu vào biến đổi nhanh. Đây là điều gây

khó khăn nhất cho các ADC làm việc tại các tần số rất cao. Để tránh việc dùng các

bộ rung pha đồng hồ từ bên ngoài ADC, các nguồn gây nhiễu tần số thấp cần đợc

sử dụng đối với tín hiệu hình sin.

e. Đáp ứng bậc thang (step response).

Mặc dù SNR, SNDR, bit hiệu lực.. là các số liệu rất có ích của đặc tuyến

ADC, nhng chúng không cung cấp đầy đủ thông tin để đoán đợc đáp ứng bậc thang

của một ADC , đây chính là hàm của đáp ứng pha và tần số của bộ chuyển đổi tần

số. Sự không phẳng của đặc tuyến ở chế độ tần thấp( đôi khi do ảnh hởng của nhiệt

độ) có thể dẫn tới giải quyết chậm tín hiệu đầu vào bậc. Sự ảnh hởng này kéo dài

vài micro giây hoặc thậm chí vài mili giây. Nói chung, đáp ứng bậc thang đợc chu

ý nhiều trong ứng dụng Ôxylô số của ADC.

Để phân biệt đáp ứng bậc thang, phơng pháp đo đạc trực tiếp đơn giản hơn là

suy luận ra từ nhiều phép đo sóng hình sin tại nhiều tần số khác nhau. Biện pháp

đơn giản nhất là dùng bộ tạo xung để điều khiển bộ chuyển đổi.

f. sai số cân bằng (Metastability Errors).

Sai số này xảy ra trong ADC khi bộ so sánh cố giữ trạng thái cân bằng.

Trạng thái cân bằng là trạng thái ở đầu ra của bộ so sánh không ở mức cao cũng

không ở mức thấp mà ở giữa. Điều này xay ra khi tín hiệu vào bộ so sánh rất gần

với ngỡng, bộ so sánh có đủ thời gian để tạo lại một trạng thái logic khác.

Mặc dù sai số cân bằng đợc trình bày trong phần sai số động nhng thực chất

nó còn xay ra khi tín hiệu vào là một chiều.

Trạng thái cân bằng có thể tạo ra sai số lơn tại đầu ra của ADC, mặc dù

chúng ít khi xay ra. Sai số lớn này là kết quả của mạch logic bị điều khiển bởi bộ so

sánh lặp lại mức xấu một cách khác nhau. Mạch logic này thờng là một phần của

bộ mã hoá, đôi khi sai số tới nửa mức lớn nhất. Trạng thái cần bằng có vẻ xảy ra

nhiều hơn đối với bộ chuyển đổi làm việc tại tần số rất cao, nơi mà có ít thời gian

cho sự tái tạo trạng thái.

10.2. Các phơng pháp kiểm tra:

a. Kiểm tra rung pha

Phơng pháp dung nguồn đơn (trong hình) có thể dùng để kiểm tra rung pha.

Sử dụng một nguồn để giảm thiểu đợc ảnh hởng của rung pha trong nguồn đó, do

tín hiệu đồng hồ và tín hiệu vàolà từ một nguồn chung. Một ảnh hởng khác của việc

sử dụng nguồn đơn là việc ADC lấy mẫu trong chu kỳ của tín hiệu vào. Số liệu tại

đầu ra của ADC sẽ đợc lu trữ và đợc xử lý nhờ bộ xử lý trung tâm CPU.

22



Xem Thêm
Tải bản đầy đủ (.pdf) (28 trang)

×