Bé biÕn ®æi t­¬ng tù – sè tÝch ph©n (Integrating Analog-to-Digital Converters).

Tính toán mạch điện tử



Cao học 2001



dốcxuống. Tín hiệu vào đợc tích hợp trong thời gian sờn dốclên đối với thời gian ấn

định. Sau đó tham chiếu của tín hiệu ngợc đợc tích hợp trong thời gian sờn dốc

xuống để biến đổi đầu vào bộ tích phân thành zero. Thời gian cần thiết cho sờn dốc

xuống tỷ lệ với trị số đầu vào và là đầu ra của ADC.

Về mặt toán học, chu trình sờn dốclên có thể đợc trình bảy nh sau:

Vp =



TupVin



Vin

+

-



(2)



RC



C

R



Vref



Vra



Hình 1. Sơ đồ khối ADC hai sờn dốc đơn giản.

Vout

Vp



Vin tích phân

Vref tích phân

Tthời gian

dn



Tup



Hình 2. Dạng sóng ADC hai sờn dốc điển hình.

Trong khi đó Vp là giá trị đỉnh đạt tại đầu ra bộ tích phân trong thời gian sờn

dốc lên, Tup đợc biết là thời gian tích hợp sờn dốc lên, Vin là tín hiệu đầu vào, R và

C là giá trị thành phần của bộ tích phân.

Tơng tự sờn dốcxuống có thể trình bảy bởi:

Vp =



TdnVref



(3)



RC



Trong đó Tdn là thời gian không biết trớc của sờn dốcxuống, và Vref là giá trị

tham khảo, biểu thức 2 và 3 và giải ra Tdn, đầu ra của ADC:

Tdn =



TupVin

Vref



(4)



Chú ý ở đây là Vin và Vref luôn luôn là tín hiệu ngợc (Để đảm bảo sự biến đổi

thành zero trong bộ tích phân), và do đó Tdn luôn luôn là dơng.

Có thể trực tiếp thấy ở trong biểu thức (4) rằng R và C không có mặt ở trong

Tdn . Do đó giá trị của nó không tới hạn. Đây là kết quả của cùng thành phần đã đợc

dùng cho cả sờn dốc lên và xuống. Tơng tự, nếu thời gian Tup và Tdn đợc xác định

3



Tính toán mạch điện tử



Cao học 2001



bởi chu kỳ đếm của đồng hồ đơn, chu kỳ chính xác của đồng hồ đó sẽ không ảnh hởng đến độ chính xác của ADC. Phát biểu lại đầu ra nói tới số chu kỳ của đồng hồ:

N dn =



N up N in



(5)



V ref



Trong đó Nup là số chu kỳ đồng hồ đã đợc ấn định dùng trong sờn dốclên và

Ndn là số chu kỳ đồng hồ yêu cầu để biến đổi đầu ra bộ tích phân thành 0.

Các nguồn sai số điện thế.

Rõ ràng từ biểu thức (5) thấy rằng Ndn, đầu ra bằng số của ADC, chỉ phụ

thuộc vào đầu vào, giá trị tham chiếu, và giá trị không biết trớc Nnp,, sai số trong

Vref sẽ ảnh hởng tới độ chính xác hệ số khuếch đại của ADC, nhng đó là

ẩn(implicit) trong những bộ biến đổi.

Sai số bù có thể xuất hiện nếu điện áp tại điểm bắt đầu của sờn dốclên khác

với điện áp tại điểm cuối của sờn dốcxuống. Nếu bộ so sánh đơn trên đầu ra của bộ

tích phân đợc dùng để xác định thời gian đảo (crossing) 0 trong cả hai đờng dốc, sự

bù của nó sẽ không quan trọng. Dù thế nào thì sai số bù có thể xẩy ra vì vai trò loại

trừ (charge infection) từ công tắc để chọn đầu vào và tham chiếu. Trong ứng dụng

vôn mét có độ chính xác rất cao, sự bù này thờng đợc bù bởi chu trình tự trở về

không (auto-zero cycle).

Tính tuyến tính của bộ biến đổi có thể bị ảnh hởng bởi hiệu ứng nhớ

(memory) trong tụ điện của bộ so sánh. Đây là do hiện tợng gọi là hấp thụ điện

môi, mà điện tích (charge) đợc hấp thụ một cách hiệu dụng bởi điện môi tụ trong

khoảng thời gian lộ sáng(exposure) dài tới một điện áp và sau đó quay tới phiến tụ

khi mà điện áp khác đợc sử dụng. Cách lựa chọn vất liệu điện môi có hấp thụ rất

thấp dùng để tối thiểu hiệu ứng này.

Sự cân đối tốc độ độ phân giải.

Thời gian tích hợp sờn dốc lên có thể đợc dùng để xác định chu kỳ đồng hồ

một cách chính xác. Dù thế nào thì thời gian để biến đổi đầu ra của bộ tích phân

thành 0 không phải là số nguyên thực sự của chu kỳ đồng hồ, khi V in có thể giả

định bằng bất kỳ giá trị nào. Thực ra, luôn luôn có sự không chính xác số đếm

(count) +-1 mà Ndn có thể diễn tả đợc Vin.

Độ phân giải của hai sờn dốc ADC có một số đếm (count) trong Nmax, khi

Nmax là số đếm tích luỹ trong sờn dốc sau khi tích hợp đầu vào có thang độ đầy đủ

Vin=Vts. Dựa trên biểu thức (5).

N max =



N up N ts

V ref



(6)



Để cải thiện độ phân giải, Nmax phải đợc tăng lên. Việc đó có thể làm đợc

bằng cách tăng Nup , có giá trị hiệu ứng thời gian tăng tuyến tính yêu cầu cho cả hai

sờn dốclên và xuống. Hoặc Vref phải giảm, do đó thời gian sờn dốc lên là hằng số

thời gain sờn dốc xuống tăng tuyến tính. Mặt khác, độ phân giải tăng yêu cầu sự

tăng tuyến tính trong số chu kỳ đồng hồ của sự biến đổi. Giả sử giới hạn thực tiễn ở

chu kỳ đồng hồ tối thiểu, độ phân giải tăng tại mức tốn kém trực tiếp của thời gian

4



Tính toán mạch điện tử



Cao học 2001



biến đổi. Vấn đề này có ý nghĩa quan trọng có thể đợc làm dịu bớt bằng cách sử

dụng cấu trúc đa sờn dốc.

2.2. Cấu trúc đa sờn dốc (Multislope Architecture).

Sơ đồ khối của ADC nhiều sờn dốcđiển hình cho trong hình(3). Nó khác biệt

từ phơng pháp hai sờn dốc mà có các điện trở tích hợp lên và xuống riêng biệt, và

hơn nữa có giá trị bội số cho các điện trở tích hợp sờn dốc xuống.

Sử dụng các điện trở khác nhau cho phần chia sờn dốc lên và xuống giới

thiệu khả năng của sai số do sự không thích ứng của điện trở. Hai sờn dốc đợc miễn

trừ đối với vấn đề này khi duy nhất điện trở đợc dùng. Dù thế nào thì mạng sơ đồ

điện trở chất lợng cao với sự đồng chỉnh nhiệt độ tốt và tính tuyến tính có thể khắc

phục sự bất lợi này.

Ưu điểm của cấu trúc đa sờn dốc giảm đi tại thời gian biến đổi hoặc tăng lên

tại độ phân giải. Sự suy giảm quan trong tại thời gian biến đổi có thể nhận đợc trớc

hết bằng cách làm giảm nhỏ đáng kể R up (nối tới Vin). Dòng nạp bộ tích phân sẽ

tăng, sử dụng đủ dải động của bộ tích phân trong thời gian nhỏ.

C



Rup

Vin

+

-



Rdn



Vref



10 Rdn



+



Vref

Vout

+

V

- ref

-



100Rdn



Hình 3. Sơ đồ khối ADC Đa sờn dốc

Tiếp theo, thời gian yêu cầu cho sờn dốc tại độ phân giải cho trớc có thể đợc

giảm bớt bằng cách thực hiện sờn dốc xuống có bội số, mỗi một cái tại dòng thấp

liên tiếp (hình 4). Trong ví dụ hình 4, dòng xuống đầu tiền ngợc dấu với đầu vào,

và lớn đáng kể mà bộ tích phân sẽ vợt qua 0 nhỏ hơn 10 số đếm(count).

Khi đầu ra của bộ tích phân vợt quá 0, dòng đợc tắt tại chuyển tiếp đồng hồ

tiếp theo. Lợng mà bộ tích phân quá mức zero dựa trên điện áp đầu vào chính xác.

Để số hoá phần còn lại (residue) chính xác, một giây, thấp hơn 10 lần, cần phải

chọn dòng sờn dốc xuống ngợc dấu. Một lần nữa độ quá mức tỷ lệ với đầu vào nhng bây giờ sẽ có biên độ thấp hơn 10 lần vì sờn dốc thấp hơn. Số đếm (counts) tích

luỹ trong pha của sờn dốcxuống này đợc chấp nhận 10 lần thấp hơn.

Một lợng không xác định của sờn dốc xuống này có thể đợc ứng dụng liên

tiếp, mỗi một ứng dụng này thêm (trong ví dụng này) một chục đối với độ phân giải

Vout

nhng tạo số phần trăm rất nhỏ đối với toàn bộ thời gian biến đổi. Phơng pháp đa sờn dốc(Multislope) có thể đợc thực hiện với một chục bớc trong dộ dốc xuống đã

V

Vin up tích hợp

trình bảy ở đây, hoặcp với các tỷ số khác./RCho dù tăng thêm trong độ phân giải có

V /Rdntích hợp

thể nhận đợc bằng cách ứng dụngrefchu kỳ lên của đa sờn dốc(multislope), mà trong

Vref/10R

đó cả đầu vào và dòng tham chiếu dịch chuyểndnđợc ứng dụng. Tóm lại phơng pháp

V /100R

ref



dn



5



thời gian

Tup



Tdn1



Tdn2



Tdn3



.



Tính toán mạch điện tử



Cao học 2001



đa sờn dốc làm cải thiện một cách ấn tợng trong sự cân đối tốc độ độ phân giải so

với cấu trúc hai sờn dốc bình thờng, với mức tốn kém của sự phức tạp và cần thiết

cho điện trở đợc thích ứng tốt.



Hình 4. Dạng sóng ADC đa sờn dốc điển hình.



3. Bộ biến đổi tơng tựsố song song (Parallel Analog-To-Digital

Converters).

ADC song song đợc dùng trong ứng dụng nơi mà cần thiết phải có độ rộng

băng và tốc độ lấy mẫu rất cao, cùng với độ phân giải trung bình có thể chấp nhận

đợc. Một ứng dụng điển hình là Ôxylô số thời gian thực(real-time), mà có thể thu

thập tất cả các thông tin của tín hiệu trong trờng hợp đơn. ADC cũng đợc dùng

trong Ôxylô số lặp lại, nhng không cần tốc độ lấy mẫu thời gian thực cao.

3.1.Bộ biến đổi tức thời (Flash Converters).

Loại quen thuộc nhất của bộ biến đổi A/D song song là bộ biến đổi tức thời

(flash). Gọi nh vậy là vì bộ so sánh đợc ghi thời gian 2n lấy mẫu dạng sóng một

cách đồng thời (trong đó n là độ phân giải bộ biến đổi). Mỗi một bộ so sánh đợc

cung cấp với điện áp ngỡng khác nhau, đợc tạo ra bởi bộ chia điện trở từ điện áp

tham chiếu bộ biến đổi chính. Các ngỡng này cùng nhau nhảy (span) dải đầu vào

của bộ biến đổi. Các bít đầu ra từ các bộ so sánh tạo mã nhiệt kế, gọi nh thế vì nó

có thể đợc biểu diễn nh một cột số 1 liên tục ở dới chuỗi 0 tơng tự (hình 6). Sự

chuyển tiếp từ 1 đến 0 tuần tự chỉ ra giá trị tín hiệu đầu vào đợc lấy mẫu. Sự chuyển

tiếp này có thể tìm thấy với cổng logic bình thờng, kết quả là mã 1 of N (trong đó

N=2n), khi duy nhất một bít là một. Mã 1 of N sau đó có thể đợc mã hoá thêm với

logic thẳng xuôi(straightforword) thành mã nhị phân n bít, là đầu ra mong muốn

của bộ biến đổi.

Bộ biến đổi tức thời có tốc độ rất là nhanh, khi tốc độ của bộ so sánh đợc ghi

thời gian và logic có thể thực sự cao. Điều này làm chúng phù hợp với ứng dụng

Ôxylô thời gian thực(real - time oscilloscope). Dù thế nào thì cũng có tồn tại rất

nhiều bất lợi. Sự phức tạp của mạch điện tăng nhanh khi độ phân giải bị tăng khi có

2n bộ so sánh ghi thời gian. Hơn nữa, năng lợng, điện dung đầu vào, điện dung

đồng hồ, và phạm vi vật lý của mảng bộ so sánh trên mạch tích hợp là quan trọng

khi một cách điển hình bộ biến đổi tức thời lấy mẫu nhanh sự biến đổi tín hiệu đầu

vào. Nếu tất cả bộ so sánh không lấy mẫu đầu vào tại cùng một chỗ trên dạng sóng

thì lõi có thể xảy ra. Hơn nữa, sự trễ do truyền lan của tín hiệu tới các bộ so sánh

6



Tính toán mạch điện tử



Cao học 2001



gây khó khăn sự thích ứng nh kích cỡ mảng tăng. Đây là một lý do mà bộ biến đổi

tức thời thờng dùng phép nhân logic với mạch giữ và lấy mẫu, khi lấy mẫu đầu vào

một cách lý tởng cung cấp tín hiệu không thay đổi đợc tới tất cả bộ so sánh tại thời

gian của sự đồng bộ.

Sự thay đổi của cấu trúc tức thời có thể đợc dùng để làm giảm tốn kém của

độ phân giải cao hơn. Các kỹ thuật này, gồm có mã hoá tơng tự, sự gấp (folding),

và nội suy có thể giảm bớt điện dung đầu vào và kích cỡ mảng bộ so sánh một cách

Vref

đáng kể. V

in



E

N

C

O

D

E

R



Đồng hồ



Mã nhiệt kế



Dữ liệu ra



Mã 1 of N



Bộ so sánh



Hình 5 : Sơ đồ khối của bộ biến đổi A/D tức thời.

3.2. Sai số động trong ADC song song (Dynamic Errors in Parallele

ADCs).

Nếu không dùng mạch giữ và lấy mẫu thì trong những phạm vi nào đó sai số

động có thể gây tổn hại tới cấu trúc A/D tức thời và biến thức của nó. Sai số động

đợc định nghĩa ở đây nh là kết quả khi tín hiệu đầu vào có tần số cao đợc ứng dụng

cho ADC. Sai số động phổ biến là do ADC có điện dung đầu vào phi tuyến

lớn(voltage-dependent). Điện dungnày có tính phi tuyến khi nó gồm có phân lớn

tiếp giáp bán dẫn. Khi điện dung đầu vào này đợc truyền từ nguồn trở kháng xác

định, méo có thể xảy ra tại tần số cao.

Các loại sai số động khác xảy ra nếu đầu vào và tín hiệu đồng hồ không đợc

phân phối một cách tức thời tới tất cả các bộ so sánh trong ADC. Dù trong ứng

dụng đơn khối, sự tách biệt về vất lý của bộ so sánh có thể đủ lớn để gây khó khăn

này cho đầu vào tần só rất cao. Đối với sóng hình sin 1 GHz tại sự giao nhau 0, tốc

độ thay đổi cao 10 ps.

7



Tính toán mạch điện tử



Cao học 2001



Tín hiệu thay đổi 3% toàn bộ thang độ. Để số hoá tín hiệu này một cách

chính xác, tất cả bộ so sánh phải đợc điều khiển bởi cùng một điểm trên tín hiệu

khi đồng hồ xuất hiện. Nếu có sự không thích ứng trong khoảng trễ trong đồng hồ

hoặc sự phân bố tín hiệu tới bộ so sánh chỉ trong 10 ps, sẽ có sự khác nhau 3% giá

trị tín hiệu nhận biết đợc bởi bộ sa sánh khác nhau. Kết quả đạt tại đầu ra bộ so

sánh, sau khi giải thích bởi bộ mã hoá bám theo, cho kết qủa sai số mã đầu ra lớn.

Cả hai sai số này có chiều hớng xấu nh độ phân giải bộ biến đổi tăng, khi

điện dung đầu vào và kích cỡ mảng bộ so sánh cả hai đều lớn lên. Nó có thể hạn

chế độ phân giải có thể nhận đợc thực tế trớc khi năng lợng và sự ràng buộc phức

tạp tham dự vào. Một cách điển hình các mạch lấy mẫu và mạch giữ đợc dùng với

ADC song song để loại trừ vấn đề này.

0

0

0

0

0

1

1

0

1



1

0

1



Hình 6: Mã nhiệt kế từ bộ so sánh đợc biến đổi thành mã 1 of N dùng cổng logic.

3.3. Mạch giữ và lấy mẫu.

Các mạch giữ và lấy mẫu loại trừ sai số động từ ADC song song bằng cách

đảm bảo rằng tín hiệu đầu vào bộ so sánh không bị thay đổi khi đồng hồ bộ so sánh

xuất hiện. Mô hình quan niệm lấy mẫu và giữ điều khiển ADC đợc cho trong hình

(7). Khi chuyển mạch đợc đóng, điện áp trên toàn bộ tụ bám theo tín hiệu đầu vào.

Khi chuyển mạch mở, tụ điện giữ giá trị đầu vào lúc đó. Giá trị này đợc ứng dụng

vào đầu vào ADC qua bộ khuếch đại, và sau khi thích ứng giá trị ổn định có thể có

của bộ so sánh. Duy nhất sau đó là bộ so sánh đợc lấy thời gian(clocked), loại trừ

vấn đề về sự phân phối tín hiệu dựa vào ở trên và tất cả các sai số động khác liên

quan với bộ so sánh.

Thực ra, có sự hạn chế đối với chỉ tiêu chất lợng động của mạch giữ và cùng

với mạch lấy mẫu. Đối với phạm vi mà nó có điện dung đầu vào phi tuyến, cùng

8



Tính toán mạch điện tử



Cao học 2001



một méo có tần số cao đã đề cập ở trên sẽ xuất hiện. Dù thế nào thì một cách điển

hình hiệu ứng này sẽ bị giảm nhiều hơn, khi một cách điển hình điện dùng đầu vào

của mạch giữ và lấy mẫu thấp hơn nhiều so với bộ biến đổi song song. Bài toán

động của mạch giữ và lấy mẫu thờng thấy khác là méo khẩu độ (perture distortion).

Nó dựa vào méo đợc đa tới bởi thời gian cắt không zero của mạch lấy mẫu trong hệ

thống. Nó có thể đa vào méo khi lấy mẫu tín hiệu tần số cao, khi điểm lấy mẫu hiện

dụng trên tín hiệu có thể là một hàm tốc độ tín hiệu của sự thay đổi (tốc độ nhảy

dòng in) và hớng. Với nguyên nhân này, phải quan tâm nhiều tới việc thiết kế

chuyển mạch sử dụng trong mạch giữ và lấy mẫu.

ADC

Mạch giữ và lấy mẫu



X1

Amp



E

N

C

O

D

E

R



X1

Amp



Đầu vào

Đồng hồ giữ và lấy mẫu



Đồng hồ bộ so

sánh



Hình 7: Mạch giữ và lấy mẫu điều khiển ADC song song.



D5



D1



D2



Ra



Vào

D3



D4



D6



Hình 8: Mạch cầu Diode để dùng làm chuyển mạch lấy mẫu.

9



Dữ

liệu

đầu ra



Tính toán mạch điện tử



Cao học 2001



Tranzito MOS có thể đợc dùng trực tiếp làm các chuyển mạch lấy mẫu, và

các sự cải thiện trong tốc độ tranzito dẫn tới chỉ tiêu chất lợng giữ và lấy mẫu tốt

hơn.

Cấu hình khác của bộ lấy mẫu có chỉ tiêu chất lợng cao thờng đợc dùng là cầu

diode, cho trong hình (8). Với dòng điện chảy trên hớng đã cho, chuyển mạch bật

lên. Tín hiệu đầu vào đợc nối tới tụ giữ qua diode dẫn điện D1 đến D4. Diode D5

và D6 tắt. Để tắt chyuển mạch, dòng điện phải ngợc lại. Bây giờ diode D5 và D6

dẫn điện, và các diode còn lại bị tắt. Tín hiệu đầu vào không phụ thuộc vào tụ giữ

bởi chuỗi OFF của các diode D1 đến D4 và diode phân dòng ON D5 và D6.

Bộ lấy mẫu dùng cầu diode thờng đợc xây dựng từ diode Shottky mà nó tận

dụng phụ tải không lu trữ. Chúng có thể bị tắt nhanh chóng, tạo ra méo khẩu độ.

Mạch giữ và lấy mẫu có chỉ tiêu chất lợng rất cao đã đợc xây dựng bằng cách dùng

phơng pháp này.

3.4. ADC ghép xen (Interleaving ADCs) .

Không đề ý tới tốc độ lấy mẫu của bộ biến đổi hiện có của A/D, tốc độ lấy

mẫu cao hơn thờng đợc yêu cầu. Nó đặc biệt đúng trong ứng dụng Ôxylô thời gian

thực (real time) nơi mà độ rộng băng tần có thể biết đợc tỷ lệ trực tiếp tới tốc độ lấy

mẫu. Để nhận đợc tốc độ lấy mẫu cao hơn, mảng bộ biến đổi thờng phải đợc xen

lẫn nhau. Ví dụ, bốn bộ biến đổi 1 GHz, điều khiển bởi một tín hiệu đầu vào đơn,

có thể hoạt động với đồng hồ của chúng cách nhau tại thời gian 90 0. Nó tạo ra tốc

độ lấy mẫu đầu vào tập hợp 4 GHz, nâng lên độ rộng băng có thể biết đợc từ giá trị

điển hình 250 MHz tới 1 GHz ( thực ra để nhận đợc độ rộng băng 1 GHz thì mạch

lấy mẫu trong ADC phải có độ rộng băng 1 GHz).

Nhng sự xen lẫn thờng đa ra sai số do sự không thích ứng trong đặc tính

riêng ADC. Sai số tăng ích và sai số bù trong ADC đơn không bị xen lẫn có thể sản

ra một cách tơng đối sai số vô hại (innocuous errors) mà không quan trọng đối với

ứng dụng. Trong hệ thống xen lẫn, khắc biệt nhau trong sai số tăng ích và dịch

chuyển của riêng ADC có thể chuyển đổi tới thành phần tần số giả mạo tại bộ số

con tốc độ lấy mẫu. Nó sẽ đặc biệt không mong muốn nếu phổ của tín hiệu có ích .

Thật may, sai số tăng ích và sai số bù trong hệ thống ADC ghép xen có thể

đợc lấy chuẩn. Sẽ khó khăn hơn để loại trừ ảnh hởng của sự không thích ứng động

trong ADC. Chúng có hai nguồn: Sự định pha không chính xác của đồng hồ mà

chèn vào hệ thống ADC, và độ rộng băng khác nhau trong mạch bộ lấy mẫu ở trớc

ADC.

ảnh hởng của sai số do pha đồng hồ đợc minh hoạ trong hình (9), cho biết

ảnh hởng của một đồng hồ bộ biến đổi không định pha(mis-phased) trong một hệ

thống ADC ghép xen bốn lối (four-way). Đối với tín hiệu đầu vào 1 GHz, sai số do

pha đồng hồ 10 ps đạt kết quả sai số 3% trong giá trị lấy mẫu đợc lấy. Đây là kết

quả trực tiếp của tốc độ nhảy dòng tín hiệu đợc số hoá. Đồng hồ không định pha

trong hệ thống ADC ghép xen có thể sản ra thành phần tần số giả mạo và thay đổi

dạng(in shape) hoặc định thời trong dạng sóng đợc xây lại. Mạch giữ và lấy mẫu

hạng hai (two-rank) lấy mẫu đầu vào với duy nhất một bộ lấy mẫu cần thiết có thể

10



Tính toán mạch điện tử



Cao học 2001



loại trừ vấn đề này. Thủ tục lấy chuẩn mà điều chỉnh pha đồng hồ cũng có thể giúp

để giảm ảnh hởng này.

ảnh hởng do sự không thích ứng độ rộng băng tơng tự với ảnh hởng do sự

khong thích ứng định thời. Sự lấy chuẩn để giảm ảnh hởng này là rất khó, dù thế

nào thì sự điều chỉnh yêu cầu của đáp ứng tần số mạch tơng tự chỉ là hơn điều

chỉnh độ trễ của một tín hiệu số.

2

t

1



V



1



Thời gian lấy mẫu mong

muốn



4



Thời gian lấy mẫu

hiện tại

Hình 9: ảnh hởng sai số định thời trong hệ thống ADC ghép xen .



4. Bộ biến đổi tơng t-số đa bớc(Multistept Analog-To-Digital

Convertors).

Bộ biến đổi đa bớc thờng đợc dùng khi yêu cầu độ phân giải của ứng dụng vợt qúa độ phân giải hiện có trong bộ biến đổi song song. Một ứng dụng điển hình

cho bộ biến đổi đa bớc là ở trong bộ phân tích phổ số hoá trực tiếp nơi mà độ phân

giải 12 bít đợc yêu cầu tại tốc độ lấy mẫu cao nhất hiện có. ở đây bộ phân tích phổ

số hoá trực tiếp đợc định nghĩa nh là cái mà dùng biến đổi Fourier của bản ghi đầu

ra ADC để tính toán phổ. Một cách điển hình, chúng cung cấp lu lợng phép đo cao

hơn bộ phân tích phổ tơng tự với Ôxylô quét và cấu trúc trộn. ở đây đa bớc

(multistep) gồm có rất nhiều các loại cấu trúc.

4.1 Bộ biến đổi tơng tự-số hai bớc.

Một ví dụ rất đơn giản của ADC đa bớc là bộ biến đổi hai bớc với độ phân

giải 12 bít (hình 10). Tín hiệu đầu vào đợc đợc thu thập bởi mạch giữ và lấy mẫu và

số hoá bởi bộ biến đổi song song với độ phân giải 6 bít. Sau đó kết quả số đợc biến

đổi bộ biến đổi số-tơng tự (DAC) thành dạng tơng tự và trừ đi từ đầu vào. Cho kết

quả phần còn lại(residue) nhỏ (sự khác nhau giữa đầu vào và một cái gần nhất

trong những mức đợc làm tròn ADC 64) đợc khuếch đại bằng 64 và sau đó số

hoá bởi ADC 6 bít song song khác. Hai kết quả 6 bít đợc cộng với trọng số thích

hợp để nhận mã đầu ra 12 bít.

Từ ví dụ này, thấy rõ lợi điểm của cấu trúc hai bớc. Tín hiệu đã đợc tách ra

12 bít, nhng duy nhất 128 (2*64) bộ so sánh đợc yều cầu. Một cách đầy đủ bộ biến

đổi song song phải đợc yêu cầu 4096 bộ so sánh. Bộ biến đổi hai bớc cung cấp

năng lợng thấp hơn, sự phức tạp và điện dùng đầu vào hơn bộ biến đổi song song

trong cùng một tốc độ.

11



Tính toán mạch điện tử



Cao học 2001



Giá phải trả là sự cộng thêm của mạch giữ và lấy mẫu của ADC. Mạch giữ

và lấy mẫu cần có để thu thập lấy mẫu đầu vào và giữ nó không thay đổi qua thao

tác tuần tự của hai bộ biến đổi song song và DAC. DAC phải thật chính xác đối với

độ phân giải đầu ra mong muốn của bộ biến đổi (12 bít nh trong ví dụ trên).

4.2 Bộ biến đổi tơng tự-số nhanh (Ripple-through Analog to Digital

Converters).

Cấu trúc hai bớc tạo ra sự giảm quan trọng số bộ so sánh so với cấu trúc song

song. Dù thế nào, 128 bộ so sánh vẫn đợc yêu cầu trong ví dụ 12 bít hình (10). Hơn

nữa sự giảm có thể thực hiện đợc đợc bằng cách sử dụng nhiều tầng hơn nữa trong

quá trình biến đổi, với vài bít trong mỗi tầng và tơng đơng với khuếch đại thấp hơn

trong bộ khuếch đại phần còn lại (residue amplifier). Một bộ biến đổi ba tầng tách

ra bốn bít trong một tầng sẽ cần 48 bộ so sánh. Bộ biến đổi loại này (với hơn hai

tầng ADC nhng chỉ với duy nhất mạch giữ và lấy mẫu) thờng đợc gọi là bộ biến đổi

nhanh. Một bít trong một cấu trúc nhanh tầng cho trong hình 11. Mỗi một tầng

gồm một bộ so sánh đơn, một bít ADC, một bộ trừ, và một bộ khuếch đại với hệ số

khuếch đại hai. Trong mỗi một tầng, một bít đợc tách ra và một phần còn lại đi tới

tầng tiếp theo. Bộ so sánh của mỗi tầng đợc lấy thời gian của sự hoạt động xuống

tới (down the converter) bộ biến đổi.

Một bít trong một cấu trúc tầng giảm tối thiểu số đếm (count) của bộ so

sánh, nhng nó yều cầu thêm nữa bộ khuếch đại và tầng DAC hơn bộ biến đổi hai bớc. Mặt khác, đây là các tầng rất đơn giản, và toàn bộ số đếm (count) thành phần

thông thờng thấp hơn trong bộ biến đổi nhanh so với bộ biến đổi hai bớc. Mặt khác,

tốc độ lấy mẫu của một bít trong bộ biến đổi tầng trở thành thấp hơn bộ biến đổi

hai bớc. Phần lớn đây là kết quả của một lợng lớn các thao tác tuần tự đợc yêu cầu.

12b dữ liệu

Tổng



ADC 6



S/H



ADC 6



X64



DAC



Vào

12 bít accurate



bít



S/H

Vào



bít



Tầng

Tầng

Tầng

Tầng

Hình 10 1 Sơ đồ khối của ADC hai bớc 12 bít. 12

:

2

3



Dữ liệu ra

Phần

còn lại

tương

tự vào



ADC

1 bít

Bộ so sánh



ADC



12



Phần

còn lại tư

ơng tự

vào



X2



Tới tầng

tiếp theo