CHƯƠNG II. CÁC THÀNH PHẦN CƠ BẢN

Hình . Tham số thời gian của cổng NOT



Thời gian trễ lan truyền Tpd (Propagation delay) là thời gian tối thiểu kể

từ thời điểm bắt đầu xảy ra sự thay đổi từ đầu vào X cho tới khi sự thay đổi

này tạo ra ra thay đổi xác định tại đầu ra Y, hay nói một cách khác cho tới khi

đầu ra Y ổn định giá trị.

Tcd (Contamination delay) là khoảng thời gian kể từ thời điểm xuất hiện

sự thay đổi của đầu vào X cho tới khi đầu ra Y bắt đầu xảy ra sự mất ổn định.

Sau giai đoạn mất ổn định hay còn gọi là giai đoạn chuyển tiếp tín hiệu tại đầu

ra sẽ thiết lập trạng thái xác định vững bền. Như vậy Tpd > Tcd và khi nhắc đến

độ trễ của cổng thì là chỉ tới giá trị Tpd

II. PHẦN TỬ NHỚ

1. D-Latch và D flip- flop

Latch và Flip-Flop là các phần tử nhớ quan trọng trong thiết kế VLSI,

sơ đồ cấu tạo chi tiết và mô tả đã được trình bày kỹ trong phần Kỹ thuật số. Ở

phần này chỉ nhắc lại những tính chất cơ bản nhất của các Flip-Flop và bổ xung

thêm các tham số thời gian thực của các phần tử này.



Bảng



D-Latch là phần tử nhớ làm việc theo mức xung, cụ thể khi tín hiệu

Clock bằng 1 thì giá trị Q đầu ra bằng giá trị đầu vào, khi tín hiệu Clock = 0 thì

giá trị đầu ra không đổi. Nói một cách khác D-latch làm việc như một

cửa đóng mở giữa tín hiệu Q và D tương ứng với mức điện áp của xung Clock.

Trang | 11



D-flip-flop là phần tử nhớ làm việc theo sườn xung, có hai dạng sườn là

sườn lên (rising edge) khi xung thay đổi từ 0->1 và sườn xuống (falling edge)

khi xung thay đổi từ 1->0. Khi không có yêu cầu gì đặc biệt thì Flip-flop làm

việc với sườn xung lên thường được sử dụng. Khác với D-latch giá trị đầu ra của

FlipFlop chỉ thay vào thời điểm sườn xung . Với cách làm việc như vậy giá trị

đầu ra sẽ không thay đổi trong suốt thời gian một chu kỳ xung nhịp dù cho tín

hiệu đầu vào thay đổi. D Flip-flop rất hay được dùng trong mạch có nhớ vì vậy

đôi khi nói đến phần tử nhớ thường ngầm hiểu là D Flip-flop.



Hình . Đồ thị thời gian của D flip-flop và D Latch



Đối với D-flip-flop và D-latch nhớ thì có hai tham số thời gian hết

sức quan trọng là Tsetup, và Thold. Đây là tham số thời gian đối với dữ liệu

đầu vào cổng Din để đảm bảo việc truyền dữ liệu sang cổng ra Qout là chính

xác, cụ thể đối với Flip-flop.

Tsetup: là khoảng thời gian cần thiết cần giữ ổn định đầu vào trước sườn

tích cực của xung nhịp Clock

Thold: Là khoảng thời gian tối thiểu cần giữ ổn định dữ liệu đầu vào sau

sườn tích cực của xung nhịp Clock.



Hình . Tham số thời gian của D flip flop



Trang | 12



2. Các flip-flop khác

- RS Flip-flop:



Bảng



RS Flip-flop có đầu vào là hai tín hiệu Reset và Set. Set =1 thì tín hiệu

đầu ra nhận giá trị 1 không phụ giá trị hiện tại Q, Reset =1 thì đầu ra Q = 0

không phụ thuộc giá trị hiện tại Q. Đối với RS-flipflop không đồng bộ thì giá

trị Q thay đổi phụ thuộc R/S ngay tức thì, còn đối với RS flip-flop đồng bộ thì

tín hiệu Q chỉ thay đổi tại thời điểm sườn xung Clock.

Trạng thái khi R= 1, S= 1 là trạng thái cấm vì khi đó đầu ra nhận giá trị

không xác định, thực chất sẽ xảy ra sự thay quá trình “chạy đua” hay tự dao

động giá trị Q từ 0 đến 1 và ngƣợc lại với chu kỳ bằng độ trễ chuyển mạch

của flip-flop.

- JK-flip-flop



Bảng



Theo bảng chân lý JK-flip flip hoạt động khá linh hoạt thực hiện chức

năng giống như D-flip flop hoặc RS flip-flop, trạng thái khí J=0, K=1 là

Reset, J=1, K=0 là Set. Tuy không có đầu vào dữ liệu D nhưng để JK flip-flop

làm việc như một D-flip flip thì tín hiệu D nối với J còn K cho nhận giá trị đối

của J.

Trang | 13



Trang | 14



- T- flip-flop



Bảng



Khi T bằng 1 thì giá trị Qnext bằng đảo của giá trị trước Qprev khi T = 0

thì giá trị đầu ra không thay đổi

III. LED 7 THANH

Trong các thiết bị, để báo trạng thái hoạt động của thiết bị đó cho người

sử dụng với thông số chỉ là các dãy số đơn thuần, thường người ta sử dụng "led

7 đoạn". Led 7 đoạn được sử dụng khi các dãy số không đòi hỏi quá phức tạp,

chỉ cần hiện thị số là đủ, chẳng hạn led 7 đoạn được dùng để hiển thị nhiệt độ

phòng, trong các đồng hồ treo tường bằng điện tử, hiển thị số lượng sản phẩm

được kiểm tra sau một công đoạn nào đó...

Led 7 đoạn có cấu tạo bao gồm 7 led đơn có dạng thanh xếp theo

hình và có thêm một led đơn hình tròn nhỏ thể hiện dấu chấm tròn ở góc dưới,

bên phải của led 7 đoạn.

8 led đơn trên led 7 đoạn có Anode(cực +) hoặc Cathode(cực -) được

nối chung với nhau vào một điểm, được đưa chân ra ngoài để kết nối với mạch

điện. 8 cực còn lại trên mỗi led đơn được đưa thành 8 chân riêng, cũng được đưa

ra ngoài để kết nối với mạch điện. Nếu led 7 đoạn có Anode(cực +) chung, đầu

chung này được nối với +Vcc, các chân còn lại dùng để điều khiển trạng thái

sáng tắt của các led đơn, led chỉ sáng khi tín hiệu đặt vào các chân này ở mức 0.

Nếu led 7 đoạn có Cathode(cực -) chung, đầu chung này được nối xuống

Ground (hay Mass), các chân còn lại dùng để điều khiển trạng thái sáng tắt của

các led đơn, led chỉ sáng khi tín hiệu đặt vào các chân này ở mức 1.



Trang | 15



Anode(cực dương+) chung



Cathode(cực -) chung



Hình . Hình ảnh Anode và Cathode chung



Vì led 7 đoạn chứa bên trong nó các led đơn, do đó khi kết nối cần đảm

bảo dòng qua mỗi led đơn trong khoảng 10mA-20mA để bảo vệ led. Nếu kết nối

với nguồn 5V có thể hạn dòng bằng điện trở 330Ω trước các chân nhận tín hiệu

điều khiển.

Sơ đồ vị trí các led được trình bày như hình dưới:

Các điện trở 330Ω là các điện trở bên ngoài

được kết nối để giới hạn dòng điện qua led nếu led 7

đoạn được nối với nguồn 5V.

Chân nhận tín hiệu a điều khiển led a sáng tắt,

ngõ vào b để điều khiển led b. Tương tự với các chân

và các led còn lại.

Ngõ nhận tín hiệu điều khiển của led 7 đoạn có

8 đường, vì vậy có thể dùng 1 Port nào đó của Vi điều

khiển để điều khiển led 7 đoạn. Như vậy led 7 đoạn

nhận một dữ liệu 8 bit từ Vi điều khiển để điều khiển hoạt động sáng tắt của

từng led đơn trong nó, dữ liệu được xuất ra điều khiển led 7 đoạn thường được

gọi là "mã hiển thị led 7 đoạn". Có hai kiểu mã hiển thị led 7 đoạn: mã dành cho

led 7 đoạn có Anode(cực +) chung và mã dành cho led 7 đoạn có Cathode(cực -)

chung. Chẳng hạn, để hiện thị số 1 cần làm cho các led ở vị trí b và c sáng, nếu

sử dụng led 7 đoạn có Anode chung thì phải đặt vào hai chân b và c điện áp là

0V(mức 0) các chân còn lại được đặt điện áp là 5V(mức 1), nếu sử dụng led 7

đoạn có Cathode chung thì điện áp(hay mức logic) hoàn toàn ngược lại, tức là

phải đặt vào chân b và c điện áp là 5V(mức 1).

Bảng mã hiển thị led 7 đoạn:



Trang | 16



• Phần



cứng được kết nối với 1 Port bất kì của Vi điều khiển, để thuận tiện cho việc

xử lí về sau phần cứng nên được kết nối như sau: Px.0 nối với chân a, Px.1 nối

với chân b, lần lượt theo thứ tự cho đến Px.7 nối với chân h.

• Dữ liệu xuất có dạng nhị phân như sau : hgfedcba



Bảng . Bảng mã hiển thị led 7 đoạn dành cho led 7 đoạn có Anode chung



Trang | 17



CHƯƠNG III. THIẾT KẾ BỘ ĐẾM CHẴN TỪ 0-98 HOẶC ĐẾM LẺ TỪ

1-99 HIỂN THỊ LED 7 THANH CÓ TÍN HIỆU RESET, START, STOP, SELEC

I. PHƯƠNG ÁN THIẾT KẾ

1. Các phương án thiết kế



Có hai phương pháp cơ bản được sử dụng để mô tả vi mạch số là mô tả

bằng sơ đồ logic (schematic) và mô tả bằng ngôn ngữ mô tả phần cứng

HDL (Hardware Description Language).

Mô tả bằng sơ đồ: vi mạch được mô tả trực quan bằng cách ghép nối các

phần tử logic khác nhau một cách trực tiếp giống nhau ví dụ ở hình vẽ dưới

đây.

Thông thường các phần tử không đơn thuần là các đối tượng đồ họa mà

còn có các đặc tính vật lý gồm chức năng logic, thông số tải vào ra, thời

gian trễ… Những thông tin này được lưu trữ trong thư viện logic thiết kế. Mạch

vẽ ra có thể được mô phỏng để kiểm tra chức năng và phát hiện và sửa lỗi một

cách trực tiếp.



Hình . Mô tả mạch số bằng sơ đồ



Ưu điểm của phương pháp này là cho ra sơ đồ các khối logic rõ ràng

thuận tiện cho việc phân tích mạch, tuy vậy phương pháp này chỉ được sử dụng

để thiết kế những mạch cỡ nhỏ, độ phức tạp không cao. Đối với những mạch cỡ

lớn hàng trăm ngàn cổng logic thì việc mô tả đồ họa là gần như không thể và

nếu có thể cũng tốn rất nhiều thời gian, chưa kể những khó khăn trong công

việc kiểm tra lỗi trên mạch sau đó.

Trang | 18



Mô tả bằng HDL: HDL cho phép mô tả vi mạch bằng các cú pháp tương

tự như cú pháp của ngôn ngữ lập trình. Có ba ngôn ngữ mô tả phần cứng phổ

biến hiện nay.

2. Phân tích và lựa chọn phương pháp

2.1. Lựa



chọn phương pháp:



Trong bài báo cáo chúng tôi sử dụng phương pháp thiết kế vi mạch mô tả

VHDL qua đó tiết kiệm thời gian ,đơn giản hóa việc thiết kế và là mục tiêu của

học trình này.

2.2. Hướng thiết kế:

Bộ đếm chẵn từ 0-98 hoặc lẻ từ 1-99 sẽ có tương đương là 46 trạng thái

kế tiếp nhau cần phải thực hiện đếm và hiển thị ,do đó nếu như thực hiện thiết kế

vi mạch bằng phương pháp sử dụng máy trạng thái sẽ phức tạp và cồng kềnh do

đó chúng tôi đã lựa chọn phương pháp dùng các bộ MUX để thực hiện đếm 2

biến hàng đơn vị và hàng chục qua đó thiết kế thuật toán đơn giản hơn rất nhiều

đồng thời tiết kiệm không gian và kích thước bộ đếm.

II. THIẾT KẾ KHỐI LOGIC

1. Các bước thiết kế bộ đếm

B1: Vẽ đồ hình trạng thái của bộ đếm:

Căn cứ vào yêu cầu của bộ đếm cần thiết kế như Kđ và một số yêu cầu

khác để xây dựng đồ hình mô tả hoạt động của bộ đếm.

B2: Xác định số FF của bộ đếm:

Mã hóa các trạng thái trong của bộ đếm theo mã đã cho. Trước tiên ta

phải xác định được n là số FF cần thiết kế để mã hóa cho Kđ trạng thái trong của

bộ đếm. Sau đó mã hóa các trạng thái trong của bộ đếm theo mã đã cho.

B3: Xác định các hàm kích và hàm ra của các FF

B4: Sơ đồ mạch thực hiện

Từ các phương trình đầu vào kích các FF và phương trình hàm ra, đưa ra

sơ đồ mạch thức hiện.



Trang | 19



2. Thiết kế khối logic cho bộ đếm mod 10 hiển thi 1 LED 7 thanh

a. Đồ hình trạng thái



Hình . Đồ hình trạng thái



b. Xác định số FF



- Vì số đếm hệ thập phân có Kđ = 10 nên ta phải sử dụng ít nhất 4FF vì

4FF mã hóa được 16 trạng thái.

- Sáu trạng thái thừa sẽ dùng cổng NAND để khóa và không đếm hết số

trạng thái.

- Chọn 4 JKFF

c. Lập bảng bảng mã hóa và bảng kích.

S D C B A D’ C’ B’ A’ JD KD JC KC JB KB JA KA

0 0 0 0 0 0



0



0



1



0 X 0 X 0 X 1 X



1 0 0 0 1 0



0



1



0



0 X 0 X 1 X X 1



2 0 0 1 0 0



0



1



1



0 X 0 X X 0 1 X



3 0 0 1 1 0



1



0



0



0 X 1 X X 1 X 1



4 0 1 0 0 0



1



0



1



0 X X 0 0 X 1 X



5 0 1 0 1 0



1



1



0



0 X X 0 1 X X 1



6 0 1 1 0 0



1



1



1



0 X X 0 X 0 1 X



7 0 1 1 1 1



0



0



0



1 X X 1 X 1 X 1



8 1 0 0 0 1



0



0



1



X 0



0 X 0 X 1 X



9 1 0 0 1 0



0



0



0



X 1



0 X 0 X X 1



Bảng



+ Tối thiểu các hàm kích - sử dụng bìa Cacno.

-Từ bảng kích nhận thấy:



JA = KA = 1(Vì tất cả các giá trị đều =1&X).

Trang | 20



Trang | 21