Cách thức mô phỏng hoạt động trong Quartus.
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (1.22 MB, 36 trang )
Hình vẽ Giao diện Clock để ấn định dạng sóng.
Time Range chính là khoảng thời gian muốn quan sát dạng sóng. Chu kỳ
của tín hiệu cho trong Period, độ rộng xung trong Duty Cycle.
Hình vẽ. Giao diện Waveform File.
Có 2 kiểu mô phỏng trong Quartus là Functional và Timing. Với kiểu
Functional, chỉ để kiểm tra hoạt động thuần túy logic, còn với mô phỏng Timing,
kiểm tra hoạt động logic có tính đến yếu tố thời gian, như: trễ, quá độ...
Để chạy mô phỏng, chọn Processing/Start Simulation.
Trang | 30
V. KẾT QUẢ MÔ PHỎNG
1. Giản đồ sóng
1.1. Giản
đồ sóng cho đầu ra của bộ đếm lẻ từ 1-99
1.2. Giản
đồ sóng cho đầu ra bộ đếm chẵn từ 0-98
Trang | 31
1.3. Giản
đồ sóng khi tín hiệu reset ở mức cao
1.4. Giản
đồ sóng khi tín hiệu start thay đổi từ mức thấp lên mức cao
1.5. Giản
đồ sóng khi tín hiệu stop thay đổi
Trang | 32
2. Sơ đồ thiết kế của bộ đếm chẵn 0-98 hoặc lẻ từ 1-99
Trang | 33
3. Đánh giá kết quả
3.1. Nhận
xét kết quả các giản đồ sóng
Khi có tín hiệu clock và tín hiệu reset=0 và start=1 với selec=1 thì bộ đếm
cho đầu ra là seg1 đếm các số lẻ ở hệ thập lục phân là F9, B0, 92, F8, 90 tương
đương với các số 1,3,5,7,9 sau đó hết 1 chu kỳ đến 9 thì seg 2 nhảy lên 1 đơn vị
được thể hiện ở dạng thập lục phân. Với selec=0 thì bộ đếm cho đầu ra seg1 là
các số chẵn ở hệ thập lục phân là C0, A4, 99, 82, 80 là các số 2,4,6,8 sau đó hết
1 chu kì đến 8 thì tín hiệu seg2 nhảy 1 đơn vị. Như vậy bộ đếm đã thực hiện
được đúng yêu cầu đặt ra.
Đối với các tín hiệu thành phần:
Khi tín hiệu reset ở mức cao ta thấy seg1 và seg2 luôn ở mức C0 ở hệ thập lục
phân tương đương với số 0.
Khi tín hiệu stop ở mức cao thì ngay lập tức giá trị của seg1 và seg2 dừng ở vị
trí hiện thời sau đó khi tín hiệu stop ở mức thấp thi bộ đếm tiêp tục chạy như bình
thường.
Như vậy các tín hiệu chức năng cũng đã thực hiện đúng với yêu cầu đặt ra .
3.2. Nhận
xét kết quả sơ đồ thiết kế
Sơ đồ thiết kế thiết kế gồm 2 phần được kết nối với nhau qua dây temp1_OUT0
và dây MUX17_OUT. Thấy rằng sơ đồ thiết kế còn khá cồng kềnh do thuật toán thiết
kế chưa hoàn toàn tối ưu. Nhưng với thiết kế này chúng tôi đã đáp ứng đặt ra với bộ
đếm chẵn hoặc lẻ với các phím chức năng và bộ đếm ổn định.
3.3. Tính
tần số lớn nhất cảu mạch thiết kế
Xét 1 chu kì đếm của hàng chục A4 tương đương với số 2 cảu bộ đếm lẻ, trong
1 chu kì đếm seg1 sẽ đếm các số 1,3,5,7,9. Thấy rằng bắt đầu chu kì tại thời điểm
seg=1 hay F9 là 42,5(ns) và kết thúc chu kỳ tại thời điểm kết thúc tín hiệu seg1=9 hay
90 là 82,5(ns) nên ta tính được thời gian nhỏ nhất để tín hiệu của xung clock truyền
qua 2 lớp thanh ghi seg1 và seg2 là:
Tmin =82,5-42,5=40 (ns)
Do đó tần số xung nhịp lớn nhất của mạch là:
FMax =1/ Tmin =1/40(ns)=25 (Mhz) .
Trang | 34
